eda中的頂層文件代碼怎樣寫

『壹』 EDA設計頂層文件怎麼寫 各個模塊我已經東拼西湊實現了，可是不知道如何給連接起來實現功能

隨便找本EDA方面的書，看看例化那個章節是怎麼寫的。顯式例化。
另外，各個模塊這樣找來後再拼接起來，功能肯定不能實現。你先看看書吧。

『貳』 你那份eda課程設計，就是洗衣機程序。最後是如何生成頂層文件的求幫助！！！

這個 貌似EDA技術後面書上有的？洗衣機程序……

『叄』 eda實驗中頂層文件採用VerilogHDL語言設計，怎麼把各個功能模塊通過元件例化的方法進行連接請給個例子

mole eda_top(clk, rst_n, din, dout);
input clk;
input rst_n;
input din;
output dout;

mole1_name instance1(
.clk(clk),
.rst_n(rst_n),
.din(din),
.dout(dout1)
);

mole2_name instance2(
.clk(clk),
.rst_n(rst_n),
.din(dout1),
.dout(dout2)
);

assign dout = dout2;

endmole

『肆』 有哪位朋友能提供一篇關於交通燈控制器（EDA）的論文給我，本人不勝感激！

給你2種方案以供參考：
方案對比與論證 本次畢業設計課題為交通燈控制（EDA），所要設計的交通信號燈控制電路要能夠適用於由一條主幹道和一條支幹道的匯合點形成的十字交叉路口。能夠做到主、支幹道的紅綠燈閃亮的時間不完全相同，在綠燈跳變紅燈的過程中能夠用黃燈進行過渡，使得行駛過程中的車輛有足夠的時間停下來。還要求在主、支幹道各設立一組計時顯示器，能夠顯示相應的紅、黃、綠倒計時。可以利用VHDL語言合理設計系統功能，使紅黃綠燈的轉換有一個准確的時間間隔和轉換順序。
交通燈控制的方案有很多，如：用標准邏輯器件、可編程邏輯器PLC、單片機、EDA等來實現交通燈的控制。下面就EDA和單片機兩種方案做下比較與說明。
2.1 方案一： 採用單片機方案來實現，模型可以由電源電路、單片機主控電路、無線收發控制電路和顯示電路四部分組成。在電源電路中，需要用到+5V的直流穩壓電源，無線收發控制電路和顯示電路應由編碼晶元和數據發射模塊兩部分組成，主控電路的主要元件為AT89C51。硬體設計完成後還要利用計算機軟體經行軟體部分的
設計才能夠實現相應的功能。
雖然利用單片機系統設計的交通燈控制器相對來說較穩定，能夠完成較多功能的實現，但這些控制方法的功能修改及調試都需要硬體電路的支持，在一定程度上增加了功能修改及系統設計與調試的困難。
2.2 方案二： 用EDA技術 ，採用模塊層次化設計，將此設計分為四個模塊，狀態控制模塊，信號燈顯示模塊，數碼掃描顯示模塊。將四個模塊再分別用VHDL語言編寫成，做成原理圖模塊，用原理圖輸入法做整個設計的頂層文件。本系統採用GW48 EDA/SOPC實驗箱來設計交通燈控制器，模擬實現紅、綠燈指揮交通的功能。它直接採用FPGA/CPLD晶元開發，用VHDL語言編程和QUARTUS Ⅱ6.0設計。交通燈控制器設計, 系統地闡述了用FPGA/CPLD實現數字電路的設計過程, 展示了FPGA/CPLD的強大功能和非凡特性此方案設計方便、簡單，方法易懂、易操作，也易於尋找程序中的錯誤，周期短，設計靈活，易於修改等明顯的的優點。而且，隨著FPGA器件、設計語言和電子設計自動化工具的發展和改進，越來越多的電子系統採用FPGA來設計。未來，使用FPGA器件設計的產品將出現在各個領域里。因此，此次的交通信號燈控制器的設計將採用基於FPGA的設計方案來實現所要求的功能。
下面對EDA做下詳細介紹：
完整地了解利用EDA技術進行設計開發的流程對於正確地選擇和使用EDA軟體，優化設計項目，提高設計效率十分有益。一個完整的、典型的EDA設計流程既是自頂向下設計方法的具體實施途徑，也是EDA工具軟體本身的組成結構。
設計輸入：1.圖形輸入:圖形輸入通常包括原理圖輸入、狀態圖輸入和波形圖輸入等方法。
狀態圖輸入方法就是根據電路的控制條件和不同的轉換方式，用繪圖的方法，在EDA工具的狀態圖編輯器上繪出狀態圖，然後由EDA編譯器和綜合器將此狀態變化流程圖形編譯綜合成電路網表。
波形圖輸入方法則是將待設計的電路看成是一個黑盒子，只需告訴EDA工具該黑盒子電路的輸入和輸出時序波形圖，EDA工具即能據此完成黑子電路的設計。
原理圖輸入方法是一種類似於傳統電子設計方法的原理圖編輯輸入方式，即在EDA軟體的圖形編輯界面上繪制能完成特定功能的電路原理圖。原理圖由邏輯器件（符號）和連接線構成，圖中的邏輯器件可以是EDA軟體庫中預制的功能模塊，如與門、非門、或門、觸發器以及各種含74系列器件功能的宏模塊，甚至還有一些類似於IP的功能模塊。
硬體描述語言文本輸入：這種方式與傳統的計算機軟體語言編輯輸入基本一致。就是將使用了某種硬體描述語言（HDL）的電路設計文本，如VHDL或Verilog的源程序，進行編輯輸入。
綜合：綜合（Synthesis),就其字面含義應該為：把抽象的實體結合成單個或統一的實體。因此，綜合就是把某些東西結合到一起，把設計抽象層次中的一種表述轉化成另一種表述過程。
對於電子設計領域的綜合概念可以表示為:將用行為和功能層次表達的電子系統轉換為低層次的便於具體實現的模塊組合裝配而成的過程。
事實上，設計過程中的每一步都可以稱為一個綜合環節。設計過程通常從高層次的行為描述開始，以最底層的結構描述結束，每個綜合步驟都是上一層次的轉換：
從自然語言表述轉換到VHDL語言演算法表述，是自然語言綜合。
從演算法表述轉換到寄存器的傳輸級（Register Transport Level,RTL)表述，即從行為域到結構域的綜合，是行為綜合。
從RTL級表述轉換到邏輯門（包括觸發器）的表述，即邏輯綜合。
從邏輯門表述轉換到版圖表述（ASIC設計），或轉換到FPGA的配置網表文件，可稱為版圖綜合或結構綜合。
一般地，綜合是僅對應於HDL而言的。利用HDL綜合器對設計進行綜合是十分重要的一步。因為綜合過程將把軟體設計的HDL描述與硬體結構掛鉤，是將軟體轉化為硬體電路的關鍵步驟，是文字描述與硬體實現的一座橋梁。綜合救贖將電路的高級語言（如行為描述）轉換成低級的，可與PFGA/CPLD的基本結構相映射的網表文件或過程。
當輸入的HDL文件在EDA工具中檢測無誤後，首先面臨的是邏輯綜合，因此要求HDL源文件中的語句都是可綜合的。
在綜合後，HDL綜合器一般都可以生成一種或多種文件格式網表文件，如EDIF、VHDL、VerilogHDL等標准格式，在這種網表文件中用各自的格式描述電路的結構。如在VHDL網表文件採用VHDL的語法，用結構描述的風格重新詮釋綜合後的電路結構。
適配（布線布局）：適配器也稱結構綜合器，它的功能是將由綜合器產生的網表文件配置於指定的目標器件中，使之產生最終的下載文件，如JEDEC、Jam格式。適配文件所選定的目標器件必須屬於原綜合器指定的目標器件系列。通常，EDA軟體中的綜合器可由專業的第三方EDA公司提供，而適配器則需由FPGA/CPLD供應商提供。因為適配器
的適配對象直接與器件的結構細節相對應。
適配器就是將綜合後的網表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層期間配置、邏輯分割、優化、布局布線操作。適配完成後可以利用適配所產生的模擬文件做精準的時序模擬，同時產生可用於對目標器件進行編程的文件。
模擬：在編譯下載前必須利用EDA工具對適配生成的結果進行模擬測試，就是所謂的模擬。
模擬就是讓計算機根據一定的演算法和一定的模擬庫對EDA設計進行模擬，以驗證設計，排除錯誤。模擬是在EDA設計過程中的重要步驟。時序與功能門級模擬通常由FPGA公司的EDA開發工具直接提供（當然也可以選用第三方的專業模擬工具），它可以完成兩種不同級別的模擬測試：
時序模擬，就是接近真實器件運行特性的模擬。模擬文件中已包含了器件硬體特性參數。因而，模擬精確度高。但時序模擬的模擬文件必須來自對具體器件的適配器。綜合後所得的EDIF等網表文件通常作為FPGA適配器的輸入文件，產生的模擬網表文件中包含了精確地硬體延時信息。
功能模擬，是直接對VHDL、原理圖描述或其他形式的邏輯功能進行測試模擬，以了解其實現的功能是否滿足原設計要求的過程，模擬過程不涉及任何具 體器件的硬體特性。不經歷適配階段，在設計項目遍及編譯（或綜合）後即可進入門級模擬器進行模擬測試。直接進行功能模擬的好處是設計耗時短，對硬體庫、綜合器等沒有任何要求。

『伍』 EDA中的靜態顯示代碼`````

第一次回答可獲2分，答案被採納可獲得懸賞分mole dled_7s(clk,led_7s);
input clk;
output[11:0] led_7s ;
//output[3:0]scan;
reg[11:0]led_7s;
//reg[3:0]scan;
wire clk_25;
reg[24:0]count;
reg[3:0] tmp;
always@(posedge clk)
count<=count+1;

assign clk_25=count[24];
always@(posedge clk_25)
tmp<=tmp+1;
always@(tmp)
begin
case(tmp)
4'b0001:led_7s=12'b0001_0000_0110;//1 06
4'b0010:led_7s=12'b0001_0101_1011;//2 5B
4'b0011:led_7s=12'b0001_0100_1111;//3 4F
4'b0100:led_7s=12'b0001_0110_0110;//4 66
4'b0101:led_7s=12'b0001_0110_1101;//5 6D
4'b0110:led_7s=12'b0001_0111_1101;//6 7D
4'b0111:led_7s=12'b0001_0000_0111;//7 07
4'b1000:led_7s=12'b0001_0111_1111;//8 7F
4'b1001:led_7s=12'b0001_0110_1111;//9 6F
4'b1010:led_7s=12'b0001_0111_0111;//A 77
4'b0001:led_7s=12'b0001_0000_0110;//B 7C
4'b1100:led_7s=12'b0001_0011_1001;//C 39
4'b1101:led_7s=12'b0001_0101_1110;//D 5E
4'b1110:led_7s=12'b0001_0111_1001;//E 79
4'b1111:led_7s=12'b0001_0111_0001;//F 71
default:led_7s=12'b0001_0011_1111;//0 3F
endcase
end
endmole

和額外20分獎勵。

『陸』 EDA編程，數字頻率合成器

DDS或DDFS是 Direct Digital Frequency Synthesis 的簡稱。DDS的工作原理是以數控振盪器的方式產生頻率、相位可控制的正弦波。電路一般包括基準時鍾、頻率累加器、相位累加器、幅度/相位轉換電路、D/A轉換器和低通濾波器（LPF）。頻率累加器對輸入信號進行累加運算，產生頻率控制數據K（frequency data或相位步進量）。相位累加器由N位全加器和N位累加寄存器級聯而成，對代表頻率的二進制碼進行累加運算，是典型的反饋電路，產生累加結果。幅度/相位轉換電路實質上是一個波形寄存器，以供查表使用。讀出的數據送入D/A轉換器和低通濾波器。
具體工作過程如下：
每來一個時鍾脈沖fc，N位加法器將頻率控制字K與累加寄存器輸出的累加相位數據相加，把相加後的結果送至累加寄存器的數據輸入端。其中相位累加器由N位加法器與N位累加寄存器級聯構成，累加寄存器將加法器在上一個時鍾脈沖作用後所產生的新相位數據反饋到加法器的輸入端，以使加法器在下一個時鍾脈沖的作用下繼續與頻率控制字K相加。這樣，相位累加器在時鍾作用下，不斷對頻率控制字K進行線性相位累加。由此可見，相位累加器在每一個時鍾脈沖輸入時，把頻率控制字K累加一次，相位累加器輸出的數據就是合成信號的相位，相位累加器的溢出頻率就是DDS輸出的信號頻率。用相位累加器輸出的數據作為波形存儲器ROM的相位取樣地址，可把存儲在波形存儲器內的波形抽樣值(二進制編碼)經查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到D/A轉換器，D/A轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號，由低通濾波器濾除雜散波和諧波以後，輸出一個頻率為fo的正弦波。輸出頻率fo與時鍾頻率fc之間的關系滿足下式：Fo=K×Fc/2＾N
其中fo為輸出頻率，fc為時鍾脈沖，K為頻率控制字。N為累加器的位數（字長）。

在軟體MAX+PLUS Ⅱ中VHDL語言 模擬描述DDS輸出的正弦波程序...

本設計中相位累加器的數據寬度N採用32位
LIBRARY IEEE; --DDS頂層設計
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY DDS_VHDL IS
PORT (CLK:IN STD_LOGIC;
FWORD: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --頻率控制字
PWORD: IN STD_LOGIC_VECTOR(7 DOWNTO 0); --相位控制字
FOUT: OUT STD_LOGIC_VECTOR(9 DOWNTO 0) );
END DDS_VHDL;
ARCHITECTURE one OF DDS_VHDL IS
COMPONENT REG32B
PORT (LOAD: IN STD_LOGIC;
DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END COMPONENT;
COMPONENT REG10B
PORT (LOAD: IN STD_LOGIC;
DIN: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END COMPONENT;
COMPONENT ADDER32B
PORT (A: IN STD_LOGIC_VECTOR(31 DOWNTO 0);
B: IN STD_LOGIC_VECTOR(31 DOWNTO 0);
S: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END COMPONENT;
COMPONENT ADDER10B
PORT (A: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
B: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
S: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END COMPONENT;
COMPONENT SIN_ROM
PORT (address: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
inclock: IN STD_LOGIC;
q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END COMPONENT;
SIGNAL F32B,D32B,DIN32B: STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL P10B,LIN10B,SIN10B: STD_LOGIC_VECTOR(9 DOWNTO 0);
BEGIN
F32B(27 DOWNTO 20)<=FWORD; F32B (31 DOWNTO 28)<="0000";
P10B(1 DOWNTO 0)<="00";
F32B(19 DOWNTO 0)<="00000000000000000000"; P10B(9 DOWNTO 2)<=PWORD;
u1: ADDER32B PORT MAP(A=>F32B,B=>D32B,S=>DIN32B);
u2: REG32B PORT MAP(DOUT=>D32B,DIN=>DIN32B,LOAD=>CLK);
u3: SIN_ROM PORT MAP(address=>SIN10B,q=>FOUT,inclock=>CLK);
u4: ADDER10B PORT MAP(A=>P10B,B=>D32B(31 DOWNTO 22),S=>LIN10B);
u5: REG10B PORT MAP(DOUT=>SIN10B,DIN=>LIN10B,LOAD=>CLK);
END one;
累加器的VHDL描述
累加器由N位加法器與N位累加寄存器級聯構成，這里的N取32位。
LIBRARY IEEE; --32位加法器模塊
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER32B IS
PORT (A,B: IN STD_LOGIC_VECTOR(31 DOWNTO 0);
S: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END ADDER32B;
ARCHITECTURE behav OF ADDER32B IS
BEGIN
S<=A+B;
END behav;

LIBRARY IEEE; --32位寄存器模塊
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG32B IS
PORT (Load: IN STD_LOGIC;
DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0));
END REG32B;
ARCHITECTURE behav OF REG32B IS
BEGIN
PROCESS(LOAD,DIN)
BEGIN
IF (Load'EVENT AND Load='1') THEN
DOUT<=DIN;
END IF;
END PROCESS;
END behav;
移相加法器的數據寬度採用10位，即輸出的D/A的精度是10位。
LIBRARY IEEE; --10位加法器模塊
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER10B IS
PORT (A,B: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
S: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END ADDER10B;
ARCHITECTURE behav OF ADDER10B IS
BEGIN
S<=A+B;
END behav;

LIBRARY IEEE; --10位寄存器模塊
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG10B IS
PORT (Load: IN STD_LOGIC;
DIN: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END REG10B;
ARCHITECTURE behav OF REG10B IS
BEGIN
PROCESS(LOAD,DIN)
BEGIN
IF (Load'EVENT AND Load='1') THEN
DOUT<=DIN;
END IF;
END PROCESS;
END behav;

定製LPM_ROM初始化數據文件
rom_data.mif 10位正弦波數據文件，可用MATLAB/DSP Builder生成
WIDTH=10;
DEPTH=1024;
ADDRESS_RADIX=DEC;
DATA_RADIX=DEC;
CONTENT BEGIN
0:512; 1:515; 2:518; 3:521; 4:524; 5:527; 6:530; 7:533;
8:537; 9:540; 10:543; 11:546; 12:549; 13:552; 14:555; ....(略去部分數據）
1018:493; 1019:496; 1020:499; 1021:502; 1022:505; 1023:508;
END;
用於例化的波形數據ROM
用於例化的波形數據ROM文件
LIBRARY IEEE; --數據ROM
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY sin_rom IS
PORT (address: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
inclock: IN STD_LOGIC;
q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END sin_rom;
ARCHITECTURE SYN OF sin_rom IS
SIGNAL sub_wire0: STD_LOGIC_VECTOR(9 DOWNTO 0);
COMPONENT lpm_rom --調用LPM ROM模塊
GENERIC (lpm_width : NATURAL;
lpm_widthad : NATURAL;
lpm_address_control: STRING;
lpm_outdata : STRING;
lpm_file : STRING);
PORT (address: IN STD_LOGIC_VECTOR(9 DOWNTO 0);
inclock: IN STD_LOGIC;
q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0));
END COMPONENT;
BEGIN
q<=sub_wire0(9 DOWNTO 0);
lpm_rom_component: lpm_rom GENERIC MAP(
LPM_WIDTH=>10,
LPM_WIDTHAD=>10,
LPM_ADDRESS_CONTROL=>"REGISTERED",
LPM_OUTDATA=>"UNREGISTERED",
LPM_FILE=>"ROM_DATA.mif") --ROM數據文件及其路徑
PORT MAP(address=>address,inclock=>inclock,q=>sub_wire0);
END SYN;

這個太多咯，DDS基本原理書上或網上多得很， 一般在EDA技術的書上講有VHDL語言實現DDS的代碼、、

『柒』 EDA中什麼情況下可以直接對頂層文件進行編譯

QuartusII 是Altera公司開發的功能最強大的PLD編譯工具，全面取代MAX+PLUS

使用步驟:

一、建立工程.

1、「File」→「New Project Wizard」開始新工程的建立設置。『NEXT』

2、指定project的路徑，和project的名稱，頂層文件的名稱(一般與工程名相同)。

3、指定project中要include 的文件。

4、選擇project中要使用的一些EDA TOOLS。

5、選擇所使用的器件的家族「family」 和具體型號。

6、『finish』 完成工程的設置。

二、輸入文件. 在工程中新建設計文件:圖形文件「Block Diagram/Schematic File」，Verilog語言文 件「VerilogHDL File」

1、完成工程文件的輸入,若為頂層文件，則文件名應該保存為與工程名相同。

2、編譯設置:「Assignment」→「Compiler Settings Wizard」→「Next」

3、根據編譯窗口的提示修改錯誤。

4、編譯後會生成編譯報告「Compilation Report」會分成如下幾項:

(1) Analysis&Synthesis語法檢查，把大電路轉成較小的元件

(2) Fitter 器件資源利用情況，引腳分配情況等

(3) Assembler 連線各元件

(4) Timing Analyzer 時間分析

三、模擬. 完成工程文件的編譯、綜合、時間、分析後就可以建立波形模擬文件進行功能模擬

1、建立模擬文件

「File」→「New」→「Other Files」→「Vector Waveform File」→「OK」

2、選擇輸入輸出引腳

Edit→「Insert Node or Bus」→「Node Finder」，在「Filter」處選擇「Pins:all」，再按下「 >>」將所有選中的引腳添加到「Seleted Nodes」框，點「OK」→「OK」完成引腳添加。可通過右鍵 修改引腳的顯示方式、屬性、初始值等參數。

3、模擬時間、柵格的設置

Edit→『End Time』 設置模擬結束的時間， 『Grid Size』設置每個柵格表示的時間。模擬時間是 以建立模擬文件時給出的結束時間為准，模擬設置「Wizards」中設定的End Time沒用。

4、模擬編譯設置

『Assignments』→『Wizards』→『Simulator Settings Wizard』→選擇當前要模擬得文件

模擬文件做好後還要將其設置為當前模擬文件，才可以開始模擬。因為有時一個工程需要建立多個 模擬文件，這就需要通過設置確定仿哪個文件了。在選擇模擬類型「Type of simulation」時，「 timing」代表考慮延時，「functional」表示功能型的模擬。

5、先編譯後模擬

『Processing』→『Start Compilation&Simulation』

6、模擬結束後會生成模擬報告「Simulation Report」

模擬結果並不是出現 在所建立得模擬文件中，在模擬報告中有獨立的模擬結果。

模擬的結果總是與當前的工程文件相對應，工程文件改變後要重新模擬後才有意義。

四、將工程模塊化，利用圖形設計文件建立更大的工程

模塊工程文件(「Block Diagram/Schematic File」或「Verilog HDL File」)編譯模擬成功後就可以 將其模塊化，然後在更高層次將各個模塊級聯起來，構成更大得工程。

1、模塊化

『File』→『Creat/Updata』→『Creat Symbol Files for Current File』 然後編譯器會自動將當前工程完整得編譯一遍，然後生產圖形模塊，放在存放當前工程的文件夾里。

2、更大的工程

(1)建立工程文件

「File」→「New」→「Device Design Files」→「Block Diagram/Schematic File」→「OK」

(2)輸入元件

右鍵→『Insert』→『Symbol』→可以在庫文件中選，也可以通過「瀏覽」將已經建立圖新模塊的 工程載入進來。

(3)連線

『捌』 EDA如何將VHDL設計文件打包成模塊以便設計頂層文件

不用什麼打包直接在頂層文件component聲明一下就可以直接使用了

『玖』 verilog 如何設置頂層模塊及其子模塊

在quartus直接新建一個.v文件。。。在top層把新建的模塊調用即可

『拾』 eda的主程序

你說的系統是指後綴為bdf的文件吧？一般這個是頂層文件(也就是你指的主程序)，其實每個文件都是可以設置為頂層文件的，右擊文件，選擇「set as top-level entity」就可以了，quartus是編譯頂層文件的，如果還不明白可以問我...